2026년 현재, AI 가속기 생산을 막는 가장 큰 병목은 반도체 칩 자체가 아니라 ‘패키징’이다. TSMC의 CoWoS(Chip on Wafer on Substrate, 칩-웨이퍼-기판 통합 패키징) 기술이 NVIDIA, AMD, 구글, 아마존의 AI 가속기 출하량을 사실상 결정하는 구조가 됐고, 삼성과 인텔은 각자의 패키징 기술로 이 시장을 뒤흔들려 한다. 여기서는 CoWoS의 구조와 세 가지 변형, 그리고 경쟁사 기술과의 수준 차이를 정리한다.
CoWoS가 등장한 배경 – 칩 하나로 부족해진 이유
AI 연산에는 방대한 양의 데이터를 빠르게 처리하는 ‘대역폭’이 필수다. 그런데 기존 방식처럼 GPU와 메모리를 각각 별도 기판 위에 올리면 둘 사이 데이터 이동 속도가 아무리 빠른 외부 버스(연결 통로)를 써도 결국 병목이 생긴다.
이 문제를 해결하려면 GPU와 메모리를 물리적으로 최대한 가까이 붙여야 한다. 여기서 HBM(High Bandwidth Memory, 고대역폭 메모리 – D램 칩을 수직으로 여러 장 쌓아 데이터 통로를 수십 배 넓힌 메모리)이 등장했고, 이 HBM을 GPU 옆에 나란히 올려 하나의 패키지로 묶는 기술이 CoWoS다.
CoWoS가 동작하는 원리는 이렇다. 실리콘 웨이퍼 위에 GPU 다이(die, 반도체 칩 낱장)와 HBM 스택을 나란히 올리고, 그 아래 인터포저(interposer, 칩 사이를 잇는 다층 회로 기판 역할의 실리콘 조각)로 촘촘하게 연결한다. 이렇게 하면 둘 사이 거리가 수 마이크로미터 수준으로 좁아지면서 테라바이트(TB/s) 단위의 메모리 대역폭이 가능해진다. NVIDIA H100에 탑재된 HBM3가 GPU 옆에 바짝 붙을 수 있는 것도 이 구조 덕분이다.
CoWoS 세 가지 변형 – S, R, L의 차이
TSMC는 CoWoS를 단일 기술로 유지하지 않고 용도별로 세 가지 변형을 개발했다. 구조가 다르면 비용, 크기, 성능이 달라지므로 고객사마다 맞는 버전을 선택한다.
CoWoS-S(Standard)는 실리콘 인터포저를 통째로 사용하는 원조 방식이다. TSV(Through-Silicon Via, 실리콘을 수직으로 관통하는 미세 도선)로 칩 간 신호를 전달하며 현재 업계 주류다. 인터포저가 클수록 수율(불량 없이 완성되는 비율) 문제가 불거지는 단점이 있고, NVIDIA H100과 AMD MI300 시리즈에 채택됐다.
CoWoS-R(RDL)은 실리콘 인터포저 대신 유기물 기판과 RDL(Redistribution Layer, 칩 위에 다층 배선을 재배열하는 공정)을 결합한다. 비용이 낮아 원가 민감형 제품에 적합하지만, 칩 간 신호 밀도는 CoWoS-S보다 낮다.
CoWoS-L(Local Silicon Interconnect)은 TSMC의 최신 버전이다. 부분 실리콘 연결체(LSI)와 RDL 인터포저를 결합해 수율 문제를 완화하면서 HBM 최대 12개까지 적층을 지원한다. NVIDIA Blackwell이 CoWoS-S에서 CoWoS-L로 전환 중인 이유다.
AI 가속기 병목의 핵심 – CoWoS 공급 부족 실태
TSMC의 CoWoS 공급이 얼마나 빠듯한지는 수치로 확인된다. 2024년 말 기준 월 3만 5천 장 수준이던 CoWoS 웨이퍼 생산량을 2026년 말까지 12만~13만 장으로 늘리는 게 TSMC의 공식 목표다. 약 2년 만에 4배 가까이 늘리는 셈인데도 수요 전망치를 따라가기 버겁다. 트렌드포스(TrendForce)와 에포크AI(Epoch AI) 리포트에 따르면 CoWoS는 2026년 이후로도 과잉 예약 상태가 지속될 것으로 보인다.
NVIDIA의 경우 Blackwell GPU 시리즈 전량이 TSMC CoWoS 패키징을 거친다. AMD MI300X, 구글 TPU v5, 아마존 Trainium2도 CoWoS 라인을 공유한다. 사실상 글로벌 AI 인프라 확장 속도가 단 하나의 패키징 공장 생산량에 묶여 있는 구조다.
NVIDIA GB200 납기 지연이 반복됐고, H100 렌탈 가격이 40% 이상 치솟는 상황까지 이어졌다. CoWoS는 더 이상 반도체 공정의 뒷단 마무리 작업이 아니라, AI 산업 전체의 속도를 결정하는 전략 자산이 됐다.
삼성 I-Cube, 인텔 EMIB·Foveros와의 수준 비교
TSMC가 CoWoS 시장을 독점에 가깝게 장악하자 삼성과 인텔이 각자의 패키징 기술로 대안을 제시하기 시작했다. 같은 2.5D/3D 패키징 범주 안에서도 구조와 강점이 다르다.
삼성 I-Cube는 로직 칩과 HBM을 실리콘 인터포저 위에 수평 배치하는 구조로 CoWoS-S와 유사하다. HBM 생산을 내재화해 수직계열화 패키징이 가능하다는 점이 강점이지만, 외부 AI 고객 수주 실적과 양산 수율 면에서 TSMC와의 격차가 아직 있다는 평가다.
인텔 EMIB(Embedded Multi-die Interconnect Bridge, 내장 멀티다이 연결 브리지)는 대형 실리콘 인터포저 대신 작은 브리지 칩을 기판 안에 심어 칩들을 연결한다. 인터포저 수율 이슈를 우회하면서 비용 구조를 유연하게 가져갈 수 있어, 2026년 구글, 아마존 등 하이퍼스케일러의 관심을 받고 있다. 인텔과 앰코어(Amkor)는 한국 인천 공장에서 EMIB 조립 생산을 시작했다.
인텔 Foveros는 EMIB에서 나아간 3D 적층 패키징이다. 하이브리드 본딩(hybrid bonding, 금속 범프 없이 구리-구리를 직접 접합)으로 칩 간 거리를 수 마이크로미터 수준까지 줄인다. 2026년 288코어 제온 서버 CPU에 적용됐지만, AI 가속기 고객 다변화 측면에서는 아직 제한적이다.
본문에서 언급한 경쟁사 기술의 양산 규모와 AI 고객 수주 내역은 SemiconductorX 첨단패키징 비교 매트릭스와 트렌드포스 보고서(2026.05)를 교차 참조해 정리한 내용이다.
첨단패키징 경쟁 전망 – TSMC 독주 언제까지
TSMC가 CoWoS 시장을 장악한 배경에는 기술력뿐 아니라 NVIDIA와의 장기 공급 계약, 파운드리 규모의 경제, HBM 제조사와의 협업 구조가 모두 작동하고 있다.
삼성은 자사 HBM 공급망을 활용한 수직계열화 강점을 앞세우고 있지만, 외부 AI 고객 유치와 수율 개선이 선행돼야 한다는 분석이 많다. 인텔의 경우 EMIB-T(차세대 EMIB에 TSV를 추가한 버전) 양산을 2026년 하반기에 예고하며 구글, 아마존 같은 하이퍼스케일러(초대형 데이터센터 운영사) 수주를 노리고 있다.
업계에서는 ▲ TSMC가 고성능 AI 패키징 시장을 당분간 유지하되, ▲ 인텔 EMIB 계열이 일부 ASIC(주문형 반도체) 수요를 흡수하는 이원화 구조가 2027~2028년쯤 자리 잡을 것으로 본다.
자주 묻는 질문 FAQ
Q1) CoWoS와 HBM은 어떤 관계인가
HBM은 D램 칩을 수직으로 쌓아 데이터 통로를 대폭 넓힌 고대역폭 메모리고, CoWoS는 이 HBM을 GPU 옆에 물리적으로 붙여 하나의 패키지로 만드는 공정이다. HBM이 ‘빠른 메모리 칩’이라면 CoWoS는 그 칩을 GPU와 밀착시켜 성능을 끌어내는 ‘결합 기술’이다. HBM 없이 CoWoS가 의미 없고, CoWoS 없이 HBM 성능이 나오지 않는 상호 의존 구조다.
Q2) TSMC 이외 다른 곳에서 CoWoS 같은 패키징을 받을 수 있나
현재로서는 사실상 어렵다. TSMC CoWoS는 TSMC 내부 공정과 긴밀하게 연동되어 있어 타 파운드리에서 동일 패키징을 받기 어렵다. 인텔 EMIB나 삼성 I-Cube가 대안으로 거론되지만, NVIDIA나 AMD 같은 대형 AI 칩 설계사들은 여전히 TSMC 패키징에 의존한다. 2026년 하반기부터 인텔 EMIB-T가 일부 고객에게 적용될 예정이나, 대체 역할을 할 수 있을지는 지켜봐야 한다.
Q3) CoWoS 병목이 해소되면 AI 가속기 가격도 내려가나
단기적으로는 어느 정도 완화 효과가 있을 수 있다. TSMC가 2026년 말까지 월 12만~13만 장 수준으로 생산량을 늘리면 공급 부족이 줄고, 그에 따라 제품 가격 프리미엄도 일부 낮아질 가능성이 있다. 그러나 AI 데이터센터 수요 자체가 빠르게 늘고 있어, 공급이 늘어도 가격이 큰 폭으로 내려가기보다는 수요를 더 많이 소화하는 방향으로 흘러갈 가능성이 더 높다.